一个版图设计好以后，产生的错误可能是多连了一根铝线造成的Short，或者是少连了几根铝线造成的Open，这样的低级错误对

　　Vertuoso的版图需要通过的Calibre来进行LVS验证和DRC检查（是不是很奇妙？用Cadence公司软件设计的版图，却需要通过Mentor公司的工具来进行验证，原因我也想不通，那就别想了，往下继续看吧！）,幸运的是Calibre已经被集成到Vertuoso软件中了，我们不需要再打开另外一个软件界面来操作了。

　　2.然后弹出一个LVS,看到内部还嵌入了一个 LoadRunset File文件的对话框，这个是让我们选择保存好的runset文件的，因为要从0开始，就点击cancel”；

　　4、在project下新建一个lvs的文件夹（Linix如何新建文件夹，是linix的操作，不属于本章内容，大家可以自行找资料脑补下），然后LVS Run Dire-

　　5、点击左侧Input的标签，选中右侧下的Netlist标签，可以看到Spice Files有一个默认的inv.calibre文件，这个是反相器的Netlist文件，需要添加下其他规则文件，同时选中“Export from layout viewer”(第一次一般颜色不会变红色，需要空运行下LVS后，才能变红）；

　　点击Spice Files右侧按钮，选择PDK文件包内的empty.cdl文件后，点击“添加”和“OK”；

　　8.然后就可以点击左侧的Run LVS标签，进行LVS验证了，可能会出现要覆盖上次验证结果的确认对话框，直接选择Overwrite覆盖就好了；

　　5.1.。。。。。太不爽了，结果windows版的还不会用。。。被老师强烈的鄙视了。。。。结果他也不会，我就呵呵了。。。要完成全部设计，包括版图设

　　连接，实现”双限“，仿真时没什么问题，焊接后发现当黑色箭头处输出0的时候，红色箭头输出1.1伏左右，但与

　　的详细资料说明 /

　　检查 /

　　和静态寄存器的电路设计以及功能仿真，适合入门。还做了版图设计，但是自己对原理不是不清楚，在此就不记录了。

　　进行基本的电路设计 /

　　步骤 /

　　【米尔-全志T113-i开发板试用】JPG硬件编码的实现、YUV转换neon加速和对比测试